Serdes TX

adelezy

请问版中大侠：
Serdes的TX部分有哪些仿真指标，仅看一个eye diagram?
还有对于serializer，有什么指标？
最终的输出的jitter由哪些噪声贡献的？分别是什么传输函数？
TX的jitter对于数据传输的影响？

这些问题有哪些资料可以参考吗？

wuzl423

请问版中大侠：
Serdes的TX部分有哪些仿真指标，仅看一个eye diagram?
还有对于serializer，有什么指标？ ...
adelezy 发表于 2012-8-27 10:20

                               
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不知道你说的TX设计包含哪些，一般来说只包含：Serializer 和 driver。这两个地方其实都比较简单。
Serializer主要看看timing，因为这部分一般都是采用standcell完成的；
Driver部分要看你采用什么结构，是CML还是电压形式，主要看下：输出阻抗---阻抗匹配要求；输出幅度；眼图，如果是理想负载，时钟也是理想的，jitter应该很小。
但是其实TX应该考究的还有：（1）时钟质量，一般是PLL的设计决定了，所以要考虑PLL输出时钟的PhaseNoise，如果是半速方式的，还要考究时钟的占空比；（2）封装和传输线影响，因为很多Serdes对传输线是有要求的，需要远端测试指标。此时就要考虑一些预加重技术了来消除ISI的影响，具体预加重方式要根据负载来设计了。

adelezy

谢谢回答的如此详细!
如果来考量预加重的效果，是不是还是通过看输出的眼图的jitter会改善多少？
此外，一般看眼图的时候是不是都是加PRBS作为数据输入？

是不是RX部分要考虑的东西会更多一点，有RX，CDR，deserializer?

serdes能达到什么样的速度和性能，和工艺有很大关系？

adelezy

再弱弱的问一下，在TX端到底采用的是pre-emphasis还是de-emphasis？
好像看到的资料上，两种说法都有。
采用这种方法改善ISI，如果从频谱上面来想，多制造了一些小脉冲，相当于提高了高频能量，不是削弱了信号的能量了吗？

wuzl423

（1）如果来考量预加重的效果，是不是还是通过看输出的眼图的jitter会改善多少？
（2）此外，一般看眼图的时候是不是都是加PRBS作为数据输入？
（3）是不是RX部分要考虑的东西会更多一点，有RX，CDR，deserializer?
（4）serdes能达到什么样的速度和性能，和工艺有很大关系？   
个人理解：
（1）预加重是在TX负载为封装，线材等引起ISI时起到高频能量抬升作用，如果在仿真时，没有加这些负载，眼图jitter会变差，如果加的有实际负载，可以根据线材衰减曲线加预加重的比值。有paper介绍各阶预加重所对应的频谱衰减，我没有去研究，因为我们做的SerDes，预加重方式是固定的。理论上，如果有线材和封装负载时间，如果使用对应的预加重方式，也没有DJ的影响，TX输出的jitter会被限制在很小的量级上，这要看你实际的driver怎么做了；
（2）眼图可以反映很多东西；Tj ，Dj ，Rj，amplitude等等，如果你看Tj，肯定要用prbs，如果你想抛开ISI影响，只是看看PLL phase noise 和 driver MOSFET noise引起的jitter（主要是Rj），就可以用clock来测试了。
（3）SerDes其实难做的就是RX了，PC常见的接口，SATAII/III,PCIE,USB3等，数据率对应在3G/6G，5G，5G，这么高的数据率，想实现时钟恢复是比较困难的，最困难的是USB3中有-5000ppm的扩频深度，另外比较难的地方是Equalizer的设计了。这都是RX要做的。
（4）消费类电子肯定采用标准CMOS工艺了，成本在那里摆着呢。至于serdes能达到的速度和性能，也是和工艺有必然关系的。据了解，像5G左右的设计，基本把工艺锁定在90nm以下了，有的IP是坐在130nm工艺上的，但应该使用了lvt的mos管了。

wuzl423

再弱弱的问一下，在TX端到底采用的是pre-emphasis还是de-emphasis？
好像看到的资料上，两种说法都有。
采 ...
adelezy 发表于 2012-8-28 16:29

                               
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    这两种方式其实是一码事吧？
    Pre-emphasis是低频不变，增加高频；
   De-emphasis 是高频不变，减弱低频;
   从频谱分布上有啥子区别？貌似没有，只要幅度容忍其实减小点低频的能量没关系的，很多RX设计前面的都有equalizer的，对信号都有限幅放大作用的，CDR在乎的主要是jitter而不是幅度。

adelezy

封装和传输线影响是不是用nport，然后里面那个s-parameter file怎么来呢？

wuzl423

回复 7# adelezy

泰克的TDR可以测的，供应商应该也有吧。

semico_ljj

hao。。。

adelezy

再问一下大侠，似乎有看到一个 return loss的指标，TX需要考虑这个指标吗，这个怎么仿真？