ICC floorplan经验

mcm_shell

我想做一条test line，初始化fp里怎么选择呢？谢谢

kevin9133023

小弟個人淺見, Floorplan 就像 tiger_lein 大所述最好是基本做到 Place_opt 階段分析比較有參考價值但若做到一版Try CTS就更好(通常比較沒時間).
小弟的經驗通常前端的人將netlist & timing constraint 交給你時會詳細交代 Chip Size, IO assign, Custom IP place Location, sub module distribute.
其餘 memory 與後續的 powerplan 就給 P&R 自己自由發揮. 但是"自由發揮"的中心概念如下三點:
1. 找出 Critical long interblock path 縮短它的位置來解決timing & routing congestion.
2. Memory 或 IP 有許多 wire 連至 interface logic 也盡量縮短它的位置否則會產生過多的 Buffer 解決 long wire path.
3. Clock Tree Plan 是否因離 create_clock source 過遠 (IO, Clock Source IP) 而造成解 Clock DRC 使 clock latecny 過長.
解決工具如: Placment blockage, Plan Group, bound, keep margin, route guide.
至於 Powerplan, 有時也是解 IR 與 congestion 的關鍵. 有時前端也會有要求 power strap ratio 等等. 就不在此討論.

kevin9133023

小弟個人淺見, Floorplan 就像 tiger_lein 大所述最好是基本做到 Place_opt 階段分析比較有參考價值但若做到一版Try CTS就更好(通常比較沒時間).
小弟的經驗通常前端的人將netlist & timing constraint 交給你時會詳細交代 Chip Size, IO assign, Custom IP place Location, sub module distribute.
其餘 memory 與後續的 powerplan 就給 P&R 自己自由發揮. 但是"自由發揮"的中心概念如下三點:
1. 找出 Critical long interblock path 縮短它的位置來解決timing & routing congestion.
2. Memory 或 IP 有許多 wire 連至 interface logic 也盡量縮短它的位置否則會產生過多的 Buffer 解決 long wire path.
3. Clock Tree Plan 是否因離 create_clock source 過遠 (IO, Clock Source IP) 而造成解 Clock DRC 使 clock latecny 過長.
解決工具如: Placment blockage, Plan Group, bound, keep margin, route guide.
至於 Powerplan, 有時也是解 IR 與 congestion 的關鍵. 有時前端也會有要求 power strap ratio 等等. 就不在此討論.

kevin9133023

小弟個人淺見, Floorplan 就像 tiger_lein 大所述最好是基本做到 Place_opt 階段分析比較有參考價值但若做到一版Try CTS就更好(通常比較沒時間).
小弟的經驗通常前端的人將netlist & timing constraint 交給你時會詳細交代 Chip Size, IO assign, Custom IP place Location, sub module distribute.
其餘 memory 與後續的 powerplan 就給 P&R 自己自由發揮. 但是"自由發揮"的中心概念如下三點:
1. 找出 Critical long interblock path 縮短它的位置來解決timing & routing congestion.
2. Memory 或 IP 有許多 wire 連至 interface logic 也盡量縮短它的位置否則會產生過多的 Buffer 解決 long wire path.
3. Clock Tree Plan 是否因離 create_clock source 過遠 (IO, Clock Source IP) 而造成解 Clock DRC 使 clock latecny 過長.
解決工具如: Placment blockage, Plan Group, bound, keep margin, route guide.
至於 Powerplan, 有時也是解 IR 與 congestion 的關鍵. 有時前端也會有要求 power strap ratio 等等. 就不在此討論.

阳光雨露

回复 16# torlies
需要好好学习下阿,万分感谢!!

cherry@88

了解前端数据流流向，大体确定memroy摆放位置；并且了解每块Memory相关的逻辑量，适当调整位置，再按照一些规则，很快就能够搞定~

22le

谢谢楼主 很有用

leel

这个帖子太棒了

Ronaldomhs

一般做floorplan有多长时间啊？

药师

学习了~~~