MODELSIM后仿问题，困扰好久了，求拯救

sara0830 · 发表于 2012-8-12 14:37:35

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后仿时会出现如下的错误，不懂是哪里的问题及怎么纠正这个问题啊。。。求解答

** Error: E:/paper/code/aes_gf_counter/netlist/fsa0a_c_generic_core_21.lib.src(19980): $hold( posedge CK:140 ns, posedge RB:140 ns, 279 ps );
# Time: 140 ns Iteration: 2 Instance: /test/u0/cnthw_reg_3_

sara0830 · 发表于 2012-8-12 14:39:02

回复 1# sara0830

自沙。。。。
在群里面也看到有人问这样的问题，我猜是关于hold time的但接下来该怎么做完全不知道。。。

ysxiliu · 发表于 2012-8-13 09:12:14

这个是HOLD TIME违例的问题。你可以返回到你的设计中，找到这条路径，在数据通路上加上一个buffer试试

zfb_zx · 发表于 2012-8-13 10:05:39

xue xi le

sara0830 · 发表于 2012-8-13 14:01:14

回复 3# ysxiliu

谢谢~~~可是我做的是综合后的网表的后仿，这样子怎么加buffer呢

ysxiliu · 发表于 2012-8-13 14:27:30

回复 5# sara0830

我曾经也遇到过类似的问题，因为FPGA的后端可控制性不强，不能像ASIC那样在版图上加buffer，所以据我现在所知，只能返回到RTL级代码中去添加，然后重新综合成网表。或者你可以看看Timequist里面有个max/min delay的时序约束，应该也可以约束某条路径。我也是新手，以上只是自己短浅的认识。如果你发现了更好的方法，我们再讨论。

qwpsmile · 发表于 2012-8-13 22:12:08

同步复位，但是没有做同步处理？

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