大规模集成电路后仿速度慢的问题

Double_X

小弟最近在探索关于大规模集成电路后仿的问题。
现有的一套流程是以gdsii格式的layout为输入，先用calibre抽出cdl网表，再用StarRC抽成spf格式的post netlist，最后直接用hspice跑仿真。

这种方式应该说比较简单粗暴，抽netlist的时候是全部flatten的，没有keep电路本身的hierarchy。仿真时间非常漫长，不过最后还是可以收敛得到结果。

改进的想法是，电路中有一些IP以及数字的模块，一方面，数字这边照理说应该引入一些时序分析来check setup&hold time，另一方面，希望把这些部分在抽RC时keep hierarchy，让post netlist精简一点，数字部分直接用延迟已知的一些模块代替。

小弟查阅了一些资料，认为时序分析这边可以引入Primetime。在StarRC这一步，一方面还是要抽出全局的spf文件，另一方面生成spef格式的寄生文件作为pt的输入，然后输出延时文件sdf。以上步骤理论上应该都是可行的，但是接下来想得到一个spf和sdf merge在一起的文件供hspice仿真用，就是数字部分直接有延时信息可用，其他部分还是按抽出的RC去仿，这个想法好像不太能实现。

小弟初涉后仿领域，还请各位大神指点一下这个想法能不能实现，如果不能的话，有没有一些经典的流程可以解决这里后仿速度慢的问题。

Double_X

有没有大神来解答一下呢，是不是我没有把问题描述清楚，或者发错了版块呢……

Gav123

Double_X 发表于 2016-5-18 14:03
有没有大神来解答一下呢，是不是我没有把问题描述清楚，或者发错了版块呢…… ...

请问下前辈这个问题解决了吗？最近也遇到这个问题

Double_X

Gav123 发表于 2022-8-4 10:16
请问下前辈这个问题解决了吗？最近也遇到这个问题

时间有点久远了哈，我已经不记得当时有没有新的解决办法了，现在也不做后仿这方面的工作了

Gav123

Double_X 发表于 2022-8-8 15:20
时间有点久远了哈，我已经不记得当时有没有新的解决办法了，现在也不做后仿这方面的工作了
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前辈是做数字后端的吗？做了三年版图，最近想转数字后端，推荐转吗？能给些宝贵建议吗

Double_X

Gav123 发表于 2022-8-8 16:17
前辈是做数字后端的吗？做了三年版图，最近想转数字后端，推荐转吗？能给些宝贵建议吗
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这贴是以前在学校做项目的时候发的，正式工作我没做过后端的哈。
现在是在做中前端的工作，前辈谈不上，建议也没有啦。
我觉得喜欢什么就去做就好了，现在大环境好，有很多机会，无论是单纯搞钱，还是寻求挑战，甚至摸鱼养老，都有很多选择。

Gav123

Double_X 发表于 2022-8-8 16:34
这贴是以前在学校做项目的时候发的，正式工作我没做过后端的哈。
现在是在做中前端的工作，前辈谈不上， ...

嗯，说的有理，我现在转行在做flash电路设计，但是感觉不太适合自己，还是想回去做后端，哈哈

Double_X

Gav123 发表于 2022-8-8 16:44
嗯，说的有理，我现在转行在做flash电路设计，但是感觉不太适合自己，还是想回去做后端，哈哈
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加油