请教两组代码的区别，哪组的风格好？

atlandis · 发表于 2012-8-1 20:25:26

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请教阻塞赋值和非阻塞赋值的硬件实现，哪组代码的风格好？

代码1
always @ (posedge i_clk or negedge i_rst_n)
if (~i_rst_n)
      o_drr_wr             <=  #1 1'b1          ;
else
case (i_im)
3'b000:
      o_drr_wr             <=  #1 i_drr_wr_spi    ;
3'b001:
      o_drr_wr             <=  #1 i_drr_wr_pi    ;
default:
      o_drr_wr             <=  #1 1'b1          ;
endcase

代码2
always @ (*)
case (i_im)
3'b000: //spi output
      o_drr_wr             = i_drr_wr_spi    ;
3'b001: //pi output
      o_drr_wr             = i_drr_wr_pi    ;
default:
      o_drr_wr             = 1'b1          ;
endcase

xiayng · 发表于 2012-8-1 20:42:48

Thanks very much

fuyaolong · 发表于 2012-8-1 20:49:01

一个是时序逻辑，一个是组合逻辑，有什么比较性啊

atlandis · 发表于 2012-8-1 23:03:30

回复 3# fuyaolong

可以考虑电气特性啦，硬件实现啦

lantern5566 · 发表于 2012-8-2 11:19:03

看你具体的电路实现了，一个时序逻辑，一个组合逻辑

falloutmx · 发表于 2012-8-2 14:07:32

没法比较，根据具体应用场合来定。

atlandis · 发表于 2012-8-2 17:59:54

回复 5# lantern5566

这两种代码设计的变量 o_drr_wr 都设定为reg类型

时序逻辑，我可以理解o_drr_wr
为一个寄存器，在时钟的上升沿取值
但是组合逻辑，怎么理解，o_drr_wr还是一个寄存器么？

atlandis · 发表于 2012-8-2 18:00:40

回复 6# falloutmx

上面这两种代码涉及的变量

o_drr_wr 都设定为reg类型

时序逻辑，我可以理解o_drr_wr
为一个寄存器，在时钟的上升沿取值
但是组合逻辑，怎么理解，o_drr_wr还是一个寄存器么？

atlandis · 发表于 2012-8-2 18:01:57

回复 3# fuyaolong

这两种代码涉及的变量

o_drr_wr 都设定为reg类型

时序逻辑，我可以理解o_drr_wr
为一个寄存器，在时钟的上升沿取值
但是组合逻辑，怎么理解，o_drr_wr在电路中还是一个寄存器么？

orlye · 发表于 2012-8-2 22:21:19

你不是上面有always @*吗？
任何输入一变，输出立刻就会作出反应，这不就是组合逻辑吗？
和你verilog语言用的reg还是wire没有关系。
reg和wire都可以描述组合电路，只是方法不同。
case语句的default放x比较好，有利于x的传播，有利于bug发现，有利于前后仿一致。

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