请教DFT中的一个clock gating的问题。

dianyubaobei · 发表于 2012-7-11 10:03:11

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[img]file:///C:/Documents%20and%20Settings/evan/Application%20Data/Tencent/Users/550221238/QQ/WinTemp/RichOle/[R(X616XJRU%25EP2E34N)GFH.jpg[/img]
dft compiler scan userguide 2011.09.sp4的第76页上说用test_mode作为clock_gating的scan_control信号的话clock gating逻辑只能检测sa1的faults。原文是“In addition, the clock gating logic can be tested only for "stuck-at-1" faults"。
为什么我觉得应该是sa0 faults啊？如果要检测sa1错误的话应该使clock gating逻辑中的结点变为0，然后传播到寄存器，可是test_mode是一直为1，没法把clock gating逻辑变为0啊。。
请问有谁能解释一下么？不胜感激！

dianyubaobei · 发表于 2012-7-11 10:04:16

这个为那个图片。

night_cool · 发表于 2012-7-11 13:19:22

同求，召唤各位大大~

dianyubaobei · 发表于 2012-7-14 00:24:18

居然没人。。。。

efong · 发表于 2016-6-27 18:40:09

THANK YOU

sevenxu · 发表于 2016-10-10 13:25:48

test mode = 1 ,如果有sat1 fault ，clkgate还是可以传过去，此时sat1 不能被测出。如果有sat0 则clkgate传不过去，能被检测到。

rfx8@163.com · 发表于 2017-10-24 11:02:41

谢谢分享

hao0720108208 · 发表于 2018-6-28 16:53:03

谢谢你分附件分享的手册

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