请教DFT中的一个clock gating的问题。

dianyubaobei · 发表于 2012-7-11 10:03:11

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[img]file:///C:/Documents%20and%20Settings/evan/Application%20Data/Tencent/Users/550221238/QQ/WinTemp/RichOle/[R(X616XJRU%25EP2E34N)GFH.jpg[/img]
dft compiler scan userguide 2011.09.sp4的第76页上说用test_mode作为clock_gating的scan_control信号的话clock gating逻辑只能检测sa1的faults。原文是“In addition, the clock gating logic can be tested only for "stuck-at-1" faults"。
为什么我觉得应该是sa0 faults啊？如果要检测sa1错误的话应该使clock gating逻辑中的结点变为0，然后传播到寄存器，可是test_mode是一直为1，没法把clock gating逻辑变为0啊。。
请问有谁能解释一下么？不胜感激！