一个简单的verilog问题。

flyawayfc · 发表于 2012-7-1 09:56:47

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小弟想问个简单的verilog问题·。上面是个DFF的verilog代码。后面两幅图是仿真结果，图中的粉红色的仿真结果为Q的输出，可以看出初值为0。但是我想问的是，此时reset为高电平，而且posedge CLk也不满足，为何会有初值,为何(RST!)会执行，会复位？

amodaman · 发表于 2012-7-1 12:53:30

这个问题回答过了吧。http://bbs.eetop.cn/thread-339150-1-1.html

抱歉我扫描问题一般是从新的到旧的。

flyawayfc · 发表于 2012-7-1 14:33:26

回复 2# amodaman

抱歉，不小心发了两次。

[求助] 一个简单的verilog问题。