2011年9月3日MTK硬件部门的笔试题：根据时序图写verilog代码

lvlv2011

2011年9月3日，MTK硬件部门在西安电子科技大学的笔试题中有一道题如下：

根据时序图写verilog代码，已知时钟信号clk和输入信号a，要获得如图所示的b，应该怎么编写verilog代码？

                               
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一、分析：
1、信号a应该是随机给的，b相对于a和clk的规律应该是：一般情况下，b为低电平，当a出现上跳沿和下跳沿的时候，b变成高电平；若b是高电平且是clk的上跳沿的时候，b变成低电平。
2、敏感列表的内容包括三个：clk的上跳沿、a的上跳沿、a的下跳沿。

二、疑难：
b一定要在一个always块中被赋值，所以需要在一个always块中区分clk的上跳沿、a的上跳沿和a的下跳沿

百思不得其解，特发此贴求助！

buley

老兄，图挂了

lvlv2011

回复 2# buley


http://s6.sinaimg.cn/middle/68fb9cba4ac2c46359a45&690

jackzhang

你把图传上来多好啊，回帖时采用高级模式，里面有一个图标用来上传图片

lvlv2011

回复 4# jackzhang


   上传不了，可能是网络的原因，蛋疼了

chlor

帮lz贴图

异步设计有何诀窍？

jackzhang

回复 6# chlor


   我已经帮楼主在前面的回帖中贴好了，不知道你为什么也没有贴图成功？

buley

将a用寄存器打一拍，然后和原来的a异或一下就出来了b这个信号了
verilog代码写不来，给你写个vhdl的。

process(clk)
begin
if rising_Edge(clk) then
a_p<=a;
end if;
end process;
b<=a xor x_p;

不知是不是这个意思

lvlv2011

回复 8# buley


   服了，没想到用中间信号

lvlv2011

回复 8# buley


   版主正解！
   如果是verilog的话就是：

   assign b = a^c;

   always @（posedge clk）
   c <= a;