2011年9月3日MTK硬件部门的笔试题：根据时序图写verilog代码

blackAJ

......MTK在西安出的題目會不會出太簡單了..

dengyueping

从图上看，b的输出和时钟clk是不同步的，是画错了，还是本来就是这样的呢？

silencex8

一个比较笨的方法：
reg[2:0] cnt_a;
wire[3:0] condition_b;
assign condition_b = {cnt_a,a};
always@(posedge clk)
begin
     cnt_a <= a ? (cnt_a + 1):0;
end

always@*
begin
     case(condition_b)
              4'b0001: b <= 1;
                   4'b1000: b <= 1;
                  default: b <= 0;
         endcase
end

buley

回复 30# sara0830


    无他 唯手熟尔

yucaoxilin

双沿检测，学习一下～