垮时钟域时序约束

lucien_1986 · 发表于 2012-5-24 13:53:33

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本帖最后由 lucien_1986 于 2012-5-24 15:15 编辑

最近在做一个项目的时候，用的是Xilinx Virtex6的FPGA-XC6VLX240T，由于设计的资源占用率比较高（Occupied Slices为89%），且工作在200M主频下，部分逻辑甚至工作在250M和350M时钟下，导致最终在ISE中实现的时候很难满足时序约束。尝试多种优化手段都无效，最终是放松了设计中的垮时钟域时序约束，才算跑出来了满足时序的版本。出现这个问题的原因是，ISE会根据对MMCM输入时钟的约束自动产生这个MMCM的多个输出时钟之间的时序约束，有些本来不需要那么严格约束的异步路径被过约束了，导致ISE实现困难。所以，在这里想和各位大牛讨论一下，该如何约束垮时钟域路径呢？

   我个人的观点是根据异步路径的性质，分别加以约束。
   详细观点，可阅读我的博文：
   http://blog.163.com/fpga_ip/blog/static/204443024201241182735568/