post-layout +sdf_annotate

九鼎 · 发表于 2006-12-2 19:17:57

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本人用astro 做的layout, 输出的.v文件和.sdf文件。
用ncverilog做后方针，但是加入sdf文件和没加一样结果，为什么？
并且，astro timing report中没有violated 的路径。
为什么呢？那位高手指教。

risccpu · 发表于 2007-1-15 15:03:52

你看sdf标上了没有？注意一下nc的的选项和仿真log文件

even_ryen · 发表于 2007-1-28 15:41:06

学习一下，听听高人讲解

mydmdm · 发表于 2007-4-2 14:07:16

遇到过类似的问题，建议你把$sdf_annotate的说明详细的看一下，尤其是要注意sdf的type

zhou_charles · 发表于 2011-12-31 23:36:27

read specification about IEEE verilog

nicholas08 · 发表于 2012-1-2 09:49:53

sdf＿annotate里面的顶层路径有没有给对．．
一般sdf文件的top是你的design,而后仿的时候一般都要从test bench开始．
另外，查你的ncverilog　的log文件，看看warning,和 error都是些啥．

xuebao24 · 发表于 2016-11-14 21:33:43

注意看warning,他会报的

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