急！求教版主以及各位高手，关于nios中总线对流模式数据的读写延时问题

qq376784106 · 发表于 2012-5-20 23:19:03

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

求教版主以及各位大拿，
   case如下：在nios中，总线对用户自定义模块IP1进行读写访问，数据存放在sdram里面，总线将数据读出送给该用户自定义模块进行数据处理，这里要求送进来的数据必须是连续的数据流形式，同时用户自定义模块IP1模块的处理数据经过DMA传输给下一个用户自定义模块2使用，这里IP1处理得出的结果是连续的，现在要求把1数据使用总线读写信号，经过DMA传输给下一个用户自定义模块2时，模块2写进来的数据也要求是连续的数据流形式。
问题如下：这里如上述阐述，总共三个模块，sdram，IP1，IP2，（DMA，cpu等就不说了），主要的问题是要求每个模块的输入数据以及输出数据都是连续的，可以使用DMA提供给下一个模块继续使用，但是我们知道总线在读写访问模块时，读得时候可能会有读延时，有可能造成丢数据的现象，给模块写入数据时可能总线仲裁机构导致写入的数据不是连续的，这样的问题应该咋解决？？？？？？？
目前想到的方案：1。考虑在每一个模块的左右端均加一个fifo对数据进行缓冲处理，然后使用DMA进行读写，这样应该不会丢数据或者写进来数据也不会出现不连续了吧？但是我实际设计中自定义的IP模块高达十多个，每个模块都自带两个fifo来保证数据的连续性，存储资源就不够了啊
                        2.altera在提供的avalon总线传输设计方案中有流传输模式，是不是使用了datavalible信号就可以避免着中国问题？altera提供的这种流模式传输结构真的可以做到像他说的这么好，可以达到数据的连续性传输吗？
                        3.在我的设计中都是单个模块对单个模块进行数据传输的，如果我把程序运行区间和数据区间分隔开，是不是就可以避免上述问题中提到的总线仲裁问题导致的写数据不是连续的问题，这样我至少在每个IP模块中少用一个FIFO

请大拿帮帮我！！！！！！！！！！qq376784106多谢！请吃饭木有问题哈（西安滴~哈哈）

jackzhang · 发表于 2012-5-20 23:21:16

注意一下：发帖提问题时，请不要刘QQ等联系方式，否者会进入审核后台，有时不能及时通过，造成帖子延时发布

qq376784106 · 发表于 2012-5-20 23:39:56

回复 2# jackzhang

好的我知道错了请版主高抬贵手

jackzhang · 发表于 2012-5-21 08:03:05

回复 3# qq376784106

这个也不是错，就是会影响你的帖子发布速度

qq376784106 · 发表于 2012-5-21 18:24:40

自己顶一下帖子求高手指导

[求助] 急！求教版主以及各位高手，关于nios中总线对流模式数据的读写延时问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2