求助，set_max_transition的设置问题

AveryYoung

求助，如果一个设计只有一个master clock；
但是内部有几个分频时钟，分别是8和16分频，16分频的时钟是系统的主控时钟，控制的电路的信号和操作等；8分频时钟是为了对输出进行一次D触发器的“消毛刺”操作，就是把16分频时钟下的组合逻辑数据经过一个8分频控制的D触发器缓冲；消去竞争和冒险；

问题：

今天翻了下dc的userguide，上面说max transition可以对不同的clk group进行设置，目前我希望对master clk 和16分频的clk设置不同的max_transition；
请问这是否是合理的？

AveryYoung

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jery_cn

Sets the max_transition attribute to a specified value on specified clocks group,
ports or designs.

AveryYoung

回复 3# jery_cn


    我知道dc usg上面的这句话。我的问题是，这里的clk group是指设计的所有master clk；还是可以只分频后的generated clk

妞儿

楼主，我想问一下，这个set_max_transition分别设在clk和ports上，指的是什么的时间？？？一直很迷惑这一点，是指的信号从30%上升到90%的时间，或者是从90%下降到30%的时间吗？？？如果是的话，那么影响这个时间的因素是什么呢？？一直对这个很困惑。。。

ICSYS

这个你调用的库里面会有设置，所以一般不用再脚本中设置了。如果出现违例，可以查找一下transition time的原因