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查看: 6301|回复: 11

[讨论] 请教一个关于windows下用modelsim仿SystemVerilog的验证环境问题

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发表于 2012-5-12 13:55:51 | 显示全部楼层 |阅读模式

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小弟之前一直在linux下进行ASIC验证(采用Synopsys工具),现在由于工作需要,需要再Windows下进行相应验证,
想用modelsim10.1a(现在好像支持SystemVerilog),想将原来在linux的那套东西移植到Windows用现在这个仿真
软件,不知道哪位大哥有这种经验,或是用过Modelsim仿SystemVerilog的验证环境的?
发表于 2012-5-13 17:58:56 | 显示全部楼层
没什么区别的,如果是纯粹SV的话,它就是VERILOG的升级版本而已,MODELSIM 10.0应该支持的。如果你不会用MODELSIM的话,那就网上找一些相关的指导资料吧。
 楼主| 发表于 2012-5-13 22:04:34 | 显示全部楼层
回复 2# gaurson
那对于环境的SV编译呢?对于.v文件modelsim会自动来找他的层次结构,而SV的文件来讲需要include一些文件,来表示他们层次关系
例如dut_test_top include TB,Assign等一些;TB include ENV,而且这需要一些相对或路径什么的,和c++的那种比较像;
这个也是把所有文件全部包进去就OK?不需要个filelist什么的?
这位大哥有没有用过modelsim编SV环境?
发表于 2012-5-14 00:23:57 | 显示全部楼层
跟vcs差不多,只不过编译过来是库,不是simv,csrc,simv.dXXX......
用vlog编译,用vsimk运行~
 楼主| 发表于 2012-5-14 19:57:21 | 显示全部楼层
回复 4# tiangua
不知楼上大哥所说内容源于什么资料?能够给小弟提供一份,或是有相关例子以供小弟学习~
发表于 2012-5-14 22:11:57 | 显示全部楼层
回复 3# puma0329


    没见过这种什么include的用法,SV和V的语法基本类似的,你说的是方法学的东西吧。如果是纯粹SV,没有这么麻烦的东西,那都是人为定义的。
 楼主| 发表于 2012-5-14 23:42:52 | 显示全部楼层
回复 6# gaurson

include是因为编译的关系,把哪个放前和哪个放后是和c++的原理一样,如果顺序反了就会编译不过,因为里面声明的
都是class,class里面声明的一些方法什么的;难道说把interface/tb/env/subenv/drv/mntr/scb/这些组件直接编译?
modelsim不需要之间的编译先后关系?
发表于 2012-5-15 20:33:41 | 显示全部楼层
嗯,用一个头文件把所有组件包含进去就好了,调整好顺序,最后在test_top上include这个头文件,编译下去一般就没问题的。确实是要注意顺序的,如果是用的类的话,那就确实和c++相似了。一般都是用脚本去提供编译指令和代码所在的路径来操作的。如果你有《SV编写测试平台》那本绿皮书的例子的话,就可以看到它是如何编译的。
 楼主| 发表于 2012-5-22 23:04:11 | 显示全部楼层
回复 8# gaurson
这是小弟做的一个例子,本应该在vcs编译没问题的,但是用modelsim死活编不过,请大哥给指点下
    test.rar (931 Bytes, 下载次数: 29 )
发表于 2012-5-22 23:16:13 | 显示全部楼层




    windows下最好用questasim,操作和modelsim没什么区别,
但是对systemverilog和验证方法学支持的更好。
modelsim只是部分支持。
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