在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: puma0329

[讨论] 请教一个关于windows下用modelsim仿SystemVerilog的验证环境问题

[复制链接]
 楼主| 发表于 2012-5-22 23:35:29 | 显示全部楼层
回复 10# tedazsx

像我上面举的例子,用questasim能够编译通过是吧?
发表于 2015-10-17 20:45:45 | 显示全部楼层
挖一下,顺便请问一下window下questasim怎样仿真interface?为何我仿真时被报错,提示我例化的interface是unknown type?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 11:30 , Processed in 0.013852 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表