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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！

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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

发表于 2011-4-11 19:13:44 | 显示全部楼层

看看eeeeeeee

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发表于 2011-4-11 20:21:13 | 显示全部楼层

顶一个呵呵正在找东西练练手呢

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发表于 2011-4-11 22:28:41 | 显示全部楼层

好东西下一个呵呵谢谢楼主

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发表于 2011-4-11 23:54:34 | 显示全部楼层

thanks for sharing

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发表于 2011-4-14 17:54:23 | 显示全部楼层

谢谢分享~~~

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发表于 2011-4-14 18:29:52 | 显示全部楼层

貌似很诱人的样子呢嘿嘿

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发表于 2011-4-14 18:50:53 | 显示全部楼层

看看吧！！

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发表于 2011-4-14 22:39:58 | 显示全部楼层

楼主好人哪

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发表于 2011-4-17 09:08:14 | 显示全部楼层

XIEXIE

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发表于 2011-4-17 16:56:27 | 显示全部楼层

好东西哦！

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