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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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发表于 2011-3-6 14:40:08 | 显示全部楼层
thanks
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qinxin
发表于 2011-3-8 22:40:01 | 显示全部楼层
谢谢分享
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发表于 2011-3-8 22:43:08 | 显示全部楼层
看看，感谢分享
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clwmdi
发表于 2011-3-8 23:51:26 | 显示全部楼层
thank u
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kmoving
发表于 2011-3-17 22:18:27 | 显示全部楼层
看看 谢了
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DB0079
发表于 2011-3-17 23:00:21 | 显示全部楼层
好资料下之 鼎之
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eceking
发表于 2011-3-17 23:07:43 | 显示全部楼层
謝謝樓主分享!
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发表于 2011-3-17 23:34:27 | 显示全部楼层
谢谢分享
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发表于 2011-3-18 07:35:35 | 显示全部楼层
Thanks for sharing~~
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发表于 2011-3-18 09:05:55 | 显示全部楼层
有没有说明？还是单纯代码？下来look下
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