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楼主: zhentizhi

暴多的verilog设计实例,均有原代码!!

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发表于 2010-11-26 21:21:59 | 显示全部楼层
好东东啊!楼主好人啊!谢谢了
发表于 2010-11-29 00:39:50 | 显示全部楼层
看看再说
发表于 2010-11-29 02:01:13 | 显示全部楼层
Thanks a lot for your sharing!
发表于 2010-12-13 10:18:50 | 显示全部楼层
我是初学者,谢谢分享
发表于 2010-12-13 13:11:20 | 显示全部楼层
下来看看  谢谢
发表于 2010-12-13 13:30:16 | 显示全部楼层
是否有testbench文件?
发表于 2010-12-13 18:33:44 | 显示全部楼层
下来看看
发表于 2010-12-15 13:04:59 | 显示全部楼层
顶下  不错 谢谢分享
发表于 2010-12-15 14:29:00 | 显示全部楼层
呵呵 谢谢啊 ,好资料
发表于 2010-12-15 14:35:11 | 显示全部楼层
回复 1# zhentizhi


    参考一下,谢谢分享啊。
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