关于一段verilong代码的疑惑，希望各位大侠帮忙解答，谢谢！

jinglong_zhou · 发表于 2012-5-5 11:07:27

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

module srio_vio (
control,
clk,
sync_in,
sync_out
  );
  input  [35:0] control;
  input  clk;
  input  [127:0] sync_in;
  output [215:0] sync_out;
endmodule
这是rapidIO IPcore产生的文件中的一部分代码，这个module是在其中一个文件中声明的，模块里面没有任何的具体操作，而且这个文件中同时声明了很多个这样只有输入、输出定义没有具体操作的module，像这样的module放在一个文件里可以吗？而且就单独的一个module来说没有具体操作，对其例化有什么具体的意义，是不是只是产生了一个输出变变量？

在另外一个文件中的generate语句中就例化了上面的module，我看不懂这是什么意思，而且在下面还有代码将vio_control的值赋给了其他的变量，这样做有意义吗？
generate if (SRIO_VIO) begin : srio_vio_gen
srio_vio i_srio_vio (
      .control(control0),
      .clk(lnk_clk),
      .sync_in(vio_display),
      .sync_out(vio_control)
);
  end else             begin : srio_no_vio_gen
assign vio_control = 0;
  end
  endgenerate