关于一段verilong代码的疑惑，希望各位大侠帮忙解答，谢谢！

jinglong_zhou · 发表于 2012-5-5 11:07:27

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module srio_vio (
control,
clk,
sync_in,
sync_out
  );
  input  [35:0] control;
  input  clk;
  input  [127:0] sync_in;
  output [215:0] sync_out;
endmodule
这是rapidIO IPcore产生的文件中的一部分代码，这个module是在其中一个文件中声明的，模块里面没有任何的具体操作，而且这个文件中同时声明了很多个这样只有输入、输出定义没有具体操作的module，像这样的module放在一个文件里可以吗？而且就单独的一个module来说没有具体操作，对其例化有什么具体的意义，是不是只是产生了一个输出变变量？

在另外一个文件中的generate语句中就例化了上面的module，我看不懂这是什么意思，而且在下面还有代码将vio_control的值赋给了其他的变量，这样做有意义吗？
generate if (SRIO_VIO) begin : srio_vio_gen
srio_vio i_srio_vio (
      .control(control0),
      .clk(lnk_clk),
      .sync_in(vio_display),
      .sync_out(vio_control)
);
  end else             begin : srio_no_vio_gen
assign vio_control = 0;
  end
  endgenerate

orlye · 发表于 2012-5-5 11:50:14

人家为了保护没把代码给你吧……
真正做到芯片里时肯定有功能的

ernesto1209 · 发表于 2012-5-5 22:10:04

个人理解应该是一个内部设计的core，应该基于版权的考虑，故在程序库内部只用模块的名字进行了映射

jinglong_zhou · 发表于 2012-5-9 21:49:37

哦，这样啊，明白了，我以为可以例化一个空的module呢，谢谢了！

benny46 · 发表于 2012-5-10 10:00:30

综合的时候，可以看到里面的电路吗？

magsheng · 发表于 2012-5-10 13:54:41

比较有道理! 学习了!

jinglong_zhou · 发表于 2012-5-10 14:57:51

回复benny46:
这是一个xilinx 内rapidIO的core里example的一个文件的一部分，我综合所有的文件可以得到电路，我也认为一个空的module是不可以例化的，你怎么看呢？

Timme · 发表于 2012-5-14 23:23:43

这是个黑盒，不是空模块，只是里面的电路不给你看...

110500623 · 发表于 2012-5-15 10:00:45

black box，xilinx的话，综合时候有ngc文件就可以综合出电路来了。

qq304150939 · 发表于 2012-6-11 10:43:10

这是一个虚拟的输入输出口，按照那个文档在板上测回还可以用到，如果直接用于数据的传输则不需要，我最近也在测这个，有些问题也想请教你。主要是FPGA是发起者那个部分没有调通。我的QQ是 304150939
能留下你的吗？？

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