关于一段verilong代码的疑惑，希望各位大侠帮忙解答，谢谢！

ningfen

我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

fengwu0805

一个文件里面可以有多个module，但是不推荐这样做。因为如果文件多的话不方便对模块管理。
还有就是generate语句是根据你的SRIO_VIO参数值判断是否例化一个VIO控制模块。这写输出的值都是可以通过chipscope来控制的。希望能帮到LZ