verilog.端口很多.如何定义

forlsy · 发表于 2012-4-17 17:51:31

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本帖最后由 forlsy 于 2012-4-17 19:05 编辑

请教下各位老师我在写一个多路选择复用输入有32路每一路8位应该如何定义呢？
我想的是 input [7:0] x_in[0:31] 语法检查出错

难道只能重复的写上32次 input[7:0] x_in_0, x_in_1...x_in_31吗？请问有其他方法吗？

otogyg · 发表于 2012-4-17 18:03:58

最笨的写法，往往是最好的写法。

zzczx · 发表于 2012-4-17 18:19:07

什么编译器？用了什么选项？给了什么错误提示？应该可以的另外你写了33路

quenstin · 发表于 2012-4-17 18:27:37

难不成你还想把input写成二维输入？这些二维三维的写法只能用在定义memory上， list出来就是了

forlsy · 发表于 2012-4-17 19:06:38

还是奇怪这么写光输入就256个管脚

暂时还是直接敲吧谢谢各位了~

orlye · 发表于 2012-4-17 22:17:44

用perl写个脚本自动生成verilog代码呗。
我还遇到过1个模块要例化64次，接口都不一样呢，用perl搞。手动写要死的。

这人很烦 · 发表于 2012-4-18 11:18:48

用perl写个脚本自动生成verilog代码呗。
我还遇到过1个模块要例化64次，接口都不一样呢，用perl搞。手动写 ...
orlye 发表于 2012-4-17 22:17

登录/注册后可看大图

貌似这个方法比较先进，能否详细解释一下呢？

wyqkiss · 发表于 2012-4-25 23:10:01

一般用不着搞这么复杂的2维数组吧
你的input端口还能搞成2维的也太猛了吧
好好分析下电路吧

池承利 · 发表于 2012-4-26 17:27:45

回复 1# forlsy

老老实实写吧，你那样写是存储器的模型！

fanjicong · 发表于 2012-4-27 21:24:47

回复 1# forlsy

你可以去网上查看一下generate语句的使用，这种结构对于例化多个情况超级好用，只需要一个for循环生成语句。

[求助] verilog.端口很多.如何定义

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