verilog.端口很多.如何定义

石头_leo · 发表于 2016-3-2 11:05:48

回复 1# forlsy

请问你这个问题解决没有？

coologsun · 发表于 2016-3-2 15:20:05

学习一下学习一下学习一下

iidestiny · 发表于 2016-3-3 16:27:21

verilog 没有这个能力吧
简单实际的方法：写一个256bit 的端口，模块内部再位选择就解决了。
简单粗暴的方法：换VHDL！虽说verilog 写着蛮爽，每次遇到这种问题就想念VHDL了。。。

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