set_clock_latency 成负值是何意？

xilinx_zhao · 发表于 2012-4-10 08:13:17

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请高手们给个解释。

xilinx_zhao · 发表于 2012-4-10 08:26:37

另外，input delay 和 output delay 的 max 和min，我认为正常的设置是只有 output delay的min 才是负的，其他都是正的。但是有人把output delay的max也设置成负的，那又是何意呢？

陈涛 · 发表于 2012-4-10 10:07:37

有一个可能，想让那个clk比其他的先到

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