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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端资料区 › DC综合之时序约束，公司内部解密
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楼主: graduate2010

[资料] DC综合之时序约束，公司内部解密

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vividbearylz
发表于 2013-6-20 15:43:30 | 显示全部楼层
下来学习一下，感觉水很深啊
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deitywp
发表于 2013-6-26 16:47:44 | 显示全部楼层
不错的教程，了解
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ybbrdfxk0922
发表于 2013-6-27 08:13:52 | 显示全部楼层
SHOU CANG L
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jacobshen
发表于 2013-6-27 15:12:00 | 显示全部楼层
altra的，不怎么样
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wang088088
发表于 2013-6-30 17:12:53 | 显示全部楼层
謝謝了,不錯的資料
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云中鹤叉
发表于 2013-7-1 15:05:23 | 显示全部楼层
感谢分享
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if1302
发表于 2013-7-1 17:09:07 | 显示全部楼层
回复 1# graduate2010


    谢谢分享
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lzyscut
发表于 2013-7-2 19:54:04 | 显示全部楼层
是fpga的，不是设计asic的约束，对DC来说没什么用
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abral
发表于 2013-7-5 10:02:01 | 显示全部楼层
多看看，多试试。
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Phirix
发表于 2013-7-5 13:42:13 | 显示全部楼层
好东西，学习
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