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楼主: graduate2010

[资料] DC综合之时序约束,公司内部解密

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发表于 2014-6-15 15:59:12 | 显示全部楼层
谢谢分享
发表于 2014-6-16 22:58:40 | 显示全部楼层
赞一个先
发表于 2014-6-17 12:26:40 | 显示全部楼层
谢谢分享
发表于 2014-7-5 01:29:27 | 显示全部楼层
FPGA设计的约束,
如果是asic,可能需要针对asic,可能还是会略有差别。
感谢楼主分享。
发表于 2014-7-11 13:37:38 | 显示全部楼层
先回复 后收藏
发表于 2014-7-11 15:25:31 | 显示全部楼层
学习了,正需要这个
发表于 2014-7-22 10:35:21 | 显示全部楼层
3q3q3q
发表于 2014-7-25 11:37:35 | 显示全部楼层
好好好好好
发表于 2014-8-13 20:59:29 | 显示全部楼层
gooooooooooooooood
发表于 2014-8-13 21:21:26 | 显示全部楼层
谢谢分享
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