请问在verilog中这两种写法的区别？

bomb_2009 · 发表于 2012-4-4 16:59:47

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x

一是：

reg a;
wire b;

always @ (b)
a=b;

二是：

wire a,b;

assign a=b;

argintang · 发表于 2012-4-6 13:26:53

應該一樣啊.

hnulht789 · 发表于 2012-4-12 08:39:59

逻辑功能上是一样的，但是前一个对应的电路应该是带触发条件的寄存器，后者则是线网

zhaichunhua168 · 发表于 2012-4-14 22:10:40

完全一样，综合出来的电路也一样！！

h646598660 · 发表于 2012-4-19 18:43:27

完全一样写法不同
always 里面的输出只能定义为reg型
组合电路不会综合出寄存器.

zxcvz · 发表于 2012-4-24 21:12:48

赞同上楼，综合中没有区别

微尘770021 · 发表于 2012-5-4 15:57:44

完全一样

zfytkb · 发表于 2012-5-9 11:07:08

应该一样的

duan_dzj · 发表于 2012-5-12 23:39:25

应该一样的哦。

hnulht789 · 发表于 2012-5-22 08:41:41

5楼正解，两者一样，a定义为reg类型是因为always块赋值语句的要求，不会综合出触发器的

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