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查看: 6975|回复: 4

[求助] 关于quartus的时序仿真问题!

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发表于 2012-3-8 20:07:34 | 显示全部楼层 |阅读模式

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声明本人菜鸟一个!
今天遇到个问题,主要是在此之前也没在意!
如下很简单的一段代码。降频、分频的用的,想实现8分之1的CLK的频率。
然后时序仿真,第一次用,有点跛脚!




  1. module test(CLK,CLK_m);
  2. input CLK;
  3. output reg CLK_m;

  4. reg [4:0] count;

  5. always@(posedge CLK)
  6. if(count==5'd4)
  7. begin
  8. CLK_m<=~CLK_m;
  9. count<=0;
  10. end
  11. else
  12. count<=count+1;
  13. endmodule




复制代码

仿真的时序图我感觉不对!
截图00.jpg
我明明写的CLK_m是在CLK的第四个上升沿翻转(~CLK_m),可是仿真图却是在第五个下降沿之后翻转。
我试过很多次,调整了参数,反正都是在都是在n+1的下降沿之后翻转。这软件是不是有问题。还是我想的不对!
 楼主| 发表于 2012-3-8 20:09:40 | 显示全部楼层
自己的贴顶起1
发表于 2012-3-9 10:15:09 | 显示全部楼层
看你综合出来的电路,而且这是阻塞赋值
发表于 2012-3-9 13:39:11 | 显示全部楼层
时序仿真里面的延时是正常的,这才几个ns而已,实际中是不可能正好在你要的边沿翻转的。
发表于 2012-3-9 21:13:37 | 显示全部楼层
0~4,计数值是5个,延迟确实有点大
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