请问formality unmatch point问题

herezt

把RDC出来的netlist和RTL做比较，match以后发现impl（netlist）里有>100000个unmatch point，其中很多是下面几种
xxx/VDD\*unread\*/IN'
xxx/VCC\*unread\*/IN'
xxx/VPW\*unread\*/IN'
xxx/VNW\*unread\*/IN'
这是什么原因？看起来这些像cell的供电管脚，但是为什么这些管脚会拿来做match？
我有点怀疑是我使用错了库文件，不知道是不是这样的？

yinchyang

RDC是什么意思？是DC综合之后么？信息不够，没法判断，建议如下：
1。用vi看一下门级网表，搜一下是否有这些pin或net
2。如果用dc做综合，建议看一下你输出网表在哪个步骤，不会是输出了GTECH网表吧？
3。看一下你的综合库，要.lib文件，包括std cell 和IO的库文件，看里面是否有这样的net or pin

herezt

谢谢你的解答。
不好意思，我多打了一个R。
在netlist里没有这些管脚。用的网表就是给后端用的，没有加scanchain和dft。我用的是db文件，看到资料上讲要用db文件啊。lib和db有什么区别？
我现在去掉了一些不用的db文件，这些打印少了很多。现在基本可以忍受了。
但是现在有一个总线上的32个data registers总是fail，看了看logic cone太复杂，不知该从如何看起。还有一些fail pattern，怎么样从这些信息中找到可能的出错地方？或者可能还是我哪里设置错了？

clean_water

我也遇到过，像VDD,VSS等一些电源或者地都是不需要对比的，直接设置不验证就行了~
设置的话，要把“xxx/VNW\*unread\*/IN”整个都设置。

这些可能是不认识的吧~~

Timme

你导了svf进去没有。。。

205207033

ccs换basic的库。你用了ccs的库吧？应该没有猜错。