关于ddr2 controller仿真的问题，望解惑，感激不尽

hexuezu

回复 20# catcat_2 在仿真里边，local_burstbegin一直是高电平，真正做设计的时候是不是也可以这样，还是说只有写数读数的时候才把这个信号拉高？

catcat_2

local_burstbegin 不能一直是高电平，要看local_ready的状态。

hexuezu

回复 22# catcat_2 在测试向量里，inout类型该怎么处理，用tri可以吗？顺便，能把你的工程和测试向量发过来吗，感激不尽

catcat_2

回复 23# hexuezu


    没太明白你的问题，测试向量？ inout ？ 如果是ddr2的输入输出管脚，那你直接连过去就是了。。

    如果是数据总线的inout，那应该是个三态逻辑，xilinx 你直接用iobuf就可以了。altera 没有这种东西，你要自己design一个三态逻辑，参考如下代码：


tristate.vmodule Tristate (in, oe, out);

    input   in, oe;
    output  out;
    tri     out;

    bufif1  b1(out, in, oe);

或者双向数据总线

bidir.vmodule bidirec (oe, clk, inp, outp, bidir);// Port Declaration

input   oe;
input   clk;
input   [7:0] inp;
output  [7:0] outp;
inout   [7:0] bidir;

reg     [7:0] a;
reg     [7:0] b;

assign bidir = oe ? a : 8'bZ ;
assign outp  = b;// Always Construct

always @ (posedge clk)
begin   
      b <= bidir;   
      a <= inp;
end
endmodule

hexuezu

回复 24# catcat_2 就是说，我在一个顶层模块里，要把两个小的模块连在一起，而这两个小的模块中有的管脚是inout类型的，那我在这个顶层模块中怎样定一只个连接信号。例如：
    module top（……）；
……
driver driver（.dq(top_dq),//模块例化，就是这块的top_dq信号在module top中怎么处理


）;
……
ddr2 ddr2(.mem_dq(top_dq)
);
……
endmodule
还有就是，能不能把你仿真的工程传给我，在这先谢谢你了

shiftc

LZ,问个问题啊，仿真大概要run多久啊？我跑了很久然后看信号都是高阻，为啥？不胜感激。
文件全部是自动生成的，我只是在example_top里面拉出个local_init_done，它一直是高阻的。。我都无语了。。

hexuezu

回复 26# shiftc
好像是20us吧，还是200，忘了