求助，为何edi修正的hold违例，在sta后发现还有一条min delay延时[已解决]

estyzq · 发表于 2012-2-18 14:58:45

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本帖最后由 estyzq 于 2012-2-19 12:00 编辑

请问各位用edi修正了setup和hold违例后，提取出了spef文件，
在pt中载入spef文件，做时序分析
发现一条分频时钟的路径上有时序违例，请问这是为什么？

设计的时钟频率为13MHZ左右

陈涛 · 发表于 2012-2-18 15:41:17

原因很多，
约束不一样，或者是一样的约束，但是EDI和PT的理解不同
每个工具算timing都有差异，特别是用spef算
计算的条件不同

查找的办法是把那条违例的路径，一模一样在EDI里报一次，两下比较。

estyzq · 发表于 2012-2-18 16:01:16

回复 2# 陈涛

版主，你好。后来我在pt里面用bc_wc分析方式就没有时序违背，但是用on_chip_variation分析就会有很多的hold_violation，不仅仅是一条了。on_chip_variation的分析方式会不会太悲观了？因为出错的路径都是分频部分的路径，我的设计外界时钟频率为13Mhz，使用的工艺为250nm，在这样的条件下是不是不需要ocv了？或者有可能是edi的spef提取的不够精确也会有可能造成分析不一致的问题？

陈涛 · 发表于 2012-2-19 10:32:45

250nm应该要OCV了，你要同foundry确认
EDI里面也要相应使用相应的SI选项，这就是我说的“计算的条件不同”造成的结果不一致

陈涛 · 发表于 2012-2-19 11:43:43

我怎么记得0.35um开始就要OCV了？

这个按照foundry建议

destiny21 · 发表于 2012-2-19 18:30:15

我怎么记得0.35um开始就要OCV了？

这个按照foundry建议
陈涛发表于 2012-2-19 11:43

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晕，在上一个公司做65nm时，都还在bc_wc……，竟然还能work……

meteor_lxy · 发表于 2012-2-19 23:22:31

我用过的250nm、180nm、130nm工艺，几家foundry都没有提OCV要求，65nm工艺的两家foundry都要求用OCV。
我比较过T 65NM下的OCV和BC-WC，就比较的那个case而言，BC-WC下200ps的margin等效于OCV下100ps的margin，但如果case中时钟树做得不好或者有一些变态的时钟结构可能就有危险了。
我的经验是：不管哪种深亚微米工艺，务必按foundry的要求做STA，SI是必须考虑的，hold margin保证50~200ps，而且在每个corner下同时做SI和non-SI两种hold分析。
另外，个人感觉EDI与PT的一致性不如ICC与PT的一致性好，所以如果PT说有violation，那一定要修。

estyzq · 发表于 2012-2-20 09:21:00

回复 8# meteor_lxy

非常感谢你的热心指导和帮助！

meteor_lxy · 发表于 2012-2-20 10:34:38

回复 10# zhq415758192

0.35-0.8μm称为亚微米级，0.25um以下称为深亚微米，0.05um以下称为纳米级。

estyzq · 发表于 2012-2-20 10:54:48

回复 8# meteor_lxy

你好，请问下，在pt中做sta时，是如何把si也考虑进去的？是通过什么命令？还是说在提取spef的时候为了考虑si，需要在edi中做什么特别的操作来提取spef？

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