请问各位前辈几个Verilog方面的问题！

七尺男儿

我现在在学习Verilog，夏宇闻 第二版。但是书上刚开始的例子我输到Quartus II 里面编译后总是出错，我想问下各位前辈这是怎么回事，书上的例子应该不会出错，那到底是什么问题呢？请各位指教！谢谢！

qingjj

什么错误？
给个例子看看，，，

gaurson

书上的例子未必不会出错，尤其是夏宇闻那版，也许是编译环境不一样。

qazokmrfv

回复 1# 七尺男儿


    thanks

七尺男儿

回复 2# qingjj

我安装程序在C盘，编码文件放在了D盘。
抄写程序如下：
module Decode(A,F);

parameter With=1,Polarity=1;


endmodule



module Top;
wire[3:0] A4;
wire[4:0] A5;
wire[15:0] F16;
wire[31;0] F32;

Decode #(4,0) D1(A4,F16);
Decode #(5)   D2(A5,F32);
endmodule
保存时建了一个新的文件夹，存储的文件名为：Decode
编译后显示有四处错误，
Error (10170): Verilog HDL syntax error at Dcode.v(13) near text ";";  expecting "]", or ":", or "?", or binary operator
Error (10112): Ignored design unit "Top" at Dcode.v(9) due to previous errors

[Error: Quartus II Analysis & Synthesis was unsuccessful. 2 errors, 0 warnings
Error: Peak virtual memory: 201 megabytes
Error: Processing ended: Fri Feb 17 09:24:51 2012
Error: Elapsed time: 00:00:04

Error: Total CPU time (on all processors): 00:00:03]

Error: Quartus II Full Compilation was unsuccessful. 4 errors, 0 warnings

这是消息框里给出的错误信息。
谢谢前辈帮忙解答！

kerryliu

兄弟，不知道你的问题解决没有。不过看起来都是一些语法的问题。请先仔细检查这段code是否符合verilog的语法要求。

kaixinguo482

语法问题