大家能聊聊post-CTS时序优化的话题吗？

jun_dahai · 发表于 2012-2-10 14:16:50

clock skew还是要关心的，在高频数字电路里，对这参数就比较敏感，反而insertion delay就没有那么高的要求了
做时序优化时，首先是要满足timing target，如果最基本的都满足不了的话，谈其它的没有什么必要。
影响时序的因素有：clock pin的位置，local congestion，long interconnect，DRC等等，手段无非就是针对这些因素做优化
然后呢，就要关心那些你的设计中，需要关心的问题了，比如skew

cmwtony · 发表于 2012-2-11 10:44:19

>>请使用cadence的EDI 11，CTS阶段采用CCopt方法，时序会好很多，并且有很强的SI预估前瞻性...

真的有這麼強? 還是估計到SI??

eagle654321 · 发表于 2012-2-23 18:02:39

这几个参数本来就是相互关系的
给个小建议吧
做完时钟树以后，fix时钟单元
再优化其他的参数。

meteor_lxy · 发表于 2012-3-10 14:48:33

CCOPT对单时钟block的时序优化很有效，但对复杂多时钟域的design处理还不太好。

3lll · 发表于 2013-10-27 18:53:11

CTS做完了， clock skew 和 insertion delay 都不错，但setup timing有需要再优化的，path还不算少，只得 ...
ic小顽童发表于 2012-2-6 15:10

登录/注册后可看大图

这个有问题啊，你要是cts和insertion delay 都控制得不错，应该不会有太多setup timing的，是不是place没收干净，或者margin留的不够，是不是sdc没有调好呢？？

[求助] 大家能聊聊post-CTS时序优化的话题吗？

站长推荐 /2