用verilog写一个寄存器文件，testbench报错

brucelu104 · 发表于 2012-2-4 12:07:39

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本帖最后由 brucelu104 于 2012-2-5 15:06 编辑

最近在做这个作业，要求定义设计32个word，每个word 128bit的register file，我在底层模块中定义了一个内部reg变量reg [127: 0] register [0:31].

然后在testbench里面，实例化一个RegFileWW模块，在输入完成之后，我希望读出数据，所以写成：

rd1data <= RegFileWW.register[j][0:127]; j是随始终变化的一个常量，范围是0到31；

但是这句话报错，请有经验的人帮忙看看错在哪里，说是illegal reference to register，谢谢。

qlengyu · 发表于 2012-2-6 08:13:45

rd1data <= RegFileWW.register[j];
改成这样试试

everhappy · 发表于 2012-2-6 11:15:52

是不是仿真器不支持二维数组

newliujian · 发表于 2012-2-6 14:33:43

[0:127] 改成[127:0]试试。如果真的要反位序，写一个function吧

[求助] 用verilog写一个寄存器文件，testbench报错

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