过年了，活还没有干完了啊，求教了

gg9132qq · 发表于 2012-1-18 21:46:28

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

过年了，活还没有干完了啊，求教;
调用公司别人的模块，是带着很多位置约束（区域约束）的。单独用没有问题，放入我的整体设计中，因为她的模块
我不一定每个输出都用，有些输出没有用，就被synplify优化掉了，这样很多位置约束（区域约束）就失效报错了
synplify pro为什么使用synthesis syn_noprune=1没有用呢？
这个模块的很多输出还是被优化掉啊

gg9132qq · 发表于 2012-1-18 21:49:35

补充一下，在sdc文件中写define_attribute {INST} {syn_noprune} {1}也没有用啊

shiyinjita · 发表于 2012-1-19 10:16:32

回复 2# gg9132qq

如果没有用的，肯定会被优化掉的，虽然你用synplify综合的，但是综合完后，进入FPGA的软件，实际上是FPGA的软件给优化掉的，而不是synplify。
既然采用了lock来固定模块，那么优化掉后，模块内部的布局布线改变不会太大，所以应该不影响时序的

gg9132qq · 发表于 2012-1-19 14:03:36

回复 3# shiyinjita

不是被ISE干掉的，是看synplify的tech view的时候就已经没有那些信号了

acgoal · 发表于 2012-1-25 11:41:08

既然是优化掉的东西，为什么不同时删除掉这些位置约束呢？无用的东西，约束也就没有必要了。

gg9132qq · 发表于 2012-1-26 17:52:02

本帖最后由 gg9132qq 于 2012-1-26 17:53 编辑

回复 5# acgoal
主要目的还是保留完整的这个模块而不是改位置约束

silencex8 · 发表于 2012-1-28 21:05:33

我不知道为什么楼主需要把这些约束保留下来！
一般约束是针对要求很严格的时序做的，如果你的设计中的时序没那么严格，为什么还要完整的保留这些约束？
按照你的描述，其实你在复用这个模块的时候，已经对这个模块做了很大的修改，综合布局布线之后的改变肯定是会有的，你想“偷懒”原封不动的使用自己都不知道怎么修改的核，以后如果出问题了，你的麻烦会更大！！

[求助] 过年了，活还没有干完了啊，求教了

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2