关于multicycle的几点疑问

jediai

关于set_multicycle_path，综合时看似很好解决，但是从原理上想还是有很多问题，请各位大牛给讲解讲解

1.假设存在是较长的logic_path，可以设置set_multicycle_path -setup 2，在DC、PT中工具会先计算对应的launch与capture，再考虑skew、uncertainty，可是在后仿时呢？仿真工具是直接计算单元延迟的，请问是否可能出现类似毛刺或其中一条数据通路速度过慢导致在第一拍的时钟有效沿时寄存器从电路中采入有误数据呢？

2.对于以上情况，难道需要使用EDFF这种带输入选择端的寄存器？那样岂不是还要搭配一个计数器专门用于控制使能信号？但在DesignWare中就有一些多拍的乘法器，可综合出来并没有发现什么特别的逻辑啊？

3.如果在multicycle设置时出现快钟采慢钟的情况岂不是更有可能出现以上问题？


这个问题想了很久还是没有彻底明白，求各位大牛给讲解讲解

zzczx

多时钟的约束是在设计者确定logic上不会出问题的时候才能约束，这是设计者的责任。
所以一般确实有个类似计数器、移位器之类的enable信号/或者握手信号，来保证正确的数据采集

jun_dahai

楼主你是拿single cycle path的思想，在考虑multicycle path的，所以会迷惑
不管是什么路经，只要在需要数据时，可以正确的采样到数据就行了，而不去管中间阶段数据如何变化

dreamylife

我也有同样的问题，关注

stupidly

我也没想明白这个问题，设置multicycle后，工具在计算period时会改变period，但是是在实际的电路中有multicycle的时序电路会有啥改变？一直不明白，可能是真的是有计数器或者FSM之类的电路作为握手信号？

agdhun

同求大佬解答疑惑，既不影响其他路径进行单周期分析，又可以使做适当放松，是否可以这么做？