请教一个PT做P&R后的STA问题

SKILLER

P&R后，利用PT做静态时序分析，读入了spef文件，也读入了网表...等之后，进行check_timing，但是出现下面的问题：

但是clock input_delay等都定义了的，不知道什么原因

陈涛

PT说的是没有driving cell，与有没有input_delay无关

SKILLER

回复 2# 陈涛


   恩，我知道，但是我说的是input_delay等，这些我都有定义啊，我一个一个的检查过了的

XIDIANCAD2

回复 2# 陈涛


    warning1:there are 65 register clock pins with no clock;
    warning2:there are 96endpoint which are not constrained for maximum delay;
    warning3:there are no driving cell;
  请问这三条警告会影响分析结果吗？一定要排除掉？还真不知道是什么原因引起的！

XIDIANCAD2

回复 3# SKILLER


   check ' no input_delay'就是说你的设计没有input_delay问题。而不是说你没有设置input_delay

SKILLER

回复 5# XIDIANCAD2


    不对吧，最后的返回值都是“0”，说明都有问题啊

icfbicfb

说真的， check timing的很多结果就是看看， 很难叫fe去改的，
没人关心这个，

SKILLER

回复 7# icfbicfb


    这个倒是，但是问题总得搞清楚吧

ic_xls

endpoint 没有约束全面，包括data pins,output ports, 还有我遇到的就是 register reset，原因是我的RST input port没有进行input delay的约束。其他可能没有约束到的地方也能时set output delay 和set max delay没有约束完全。