ISO14443 Type A的解码图

corball

回复 20# lvluo

这个是CRC-A模块的设计问题，设计的目标就是要适应不等长信息的CRC计算没有必要两个模块，纯数字电路设计。

鬼舞十七

楼主你好，对于你们的解码方法，我有些疑惑想请教。
你们费很大力气做出一个clk_etu是不是非得有这个必要？pause期间确实没有时钟，但如果在“读卡器是标准的(本征和传输误差加起来满足0<pause<1/2ETU即可)”这个前提下，解码时我们并不需要关注pause（长度、位置等），根据序列XYZ的特点，只需要关注pause之间的长度即可。射频前端只需恢复出13.56M时钟和包络解为数字信号（demod），（包络必须干净，这涉及到进出场的机制）使用一个计数器，恢复出的时钟驱动，由demod异步复位；使用一个和计数器等位宽的reg记录计数器，在每次pause完后即可知前一次puase间隙长度，即可解码。这是大致原理，需要配合一些逻辑来防抖动、毛刺，状态的回复等。
感觉你们模拟做了数字的事，或许我对您的电路理解不深、有误，希望能不吝赐教解惑

鬼舞十七

回复 20# lvluo


   你没理解CRC，这个校验可以出多种位宽的校验，但输入的数是任意的， 按bit串行输入。举个栗子，16bit的CRC，你输入0.1.2...任意bit，CRC校验结果都是16bit

corball

回复 22# 鬼舞十七

嗯，ETU_CLK除了解码，另一个用途是数据输入作为移位的脉冲来使用的。我没有太了解您的想法，我想您可能是想使用异步逻辑的方式，应该也没有问题，特别是考虑阅读器、标签信号传递之间的失真等，比如，针对Pause的边沿精度和宽度变化，有很好的适应能力，电路规模不大，那么就可以使用FPGA验证一下。异步电路不太好验证，但是规模不大还是可以用的。还要考虑电源的噪声，因为Pause期间没有供电，全靠Buffer电容，那么电容的放电特性需要考虑。祝顺利，有条件申报专利后可以发表。此外，Mifare作为经典的高频空口，目前应用比较普遍（已经过了20年的专利保护期），有新的方式，也是国内创新的体现。关注一下VHBR，会使我们在高端领域也能有所作为就更好了。
此
礼

鬼舞十七

回复 24# corball


   LZ您好，这不是新方法，高数据率没验证过，106K的通信这种方法是成熟稳定的，产品都卖了10来年了。现在我们做的产品也有高数据率（到848K，还没接触过LZ说的VHBR），但是有源的，处理方法跟无源的不一样，比如pause期间有PLL锁定的时钟、解调有了A/D，数字可以直接对A/D的输出作处理，滤波防抖等。总之总的思想应该是作处理的事尽量数字做，只要你愿意，各个参数都可以做成可配置，很灵活。高数据率时也碰到很多问题，日后可向LZ请教。帖子已MARK。

guerilla2

thanks...

guerilla2

thanks...

zbsoso

楼主你好，问一下你如果现实中的clkc信号是怎么生成的？ 直接把场上的数据接个比较器输出的吗

CM_1026

thanks for sharing