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[求助] 问一个时序约束设置位置

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发表于 2011-12-28 10:38:37 | 显示全部楼层 |阅读模式

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本帖最后由 sunsibing 于 2011-12-28 16:29 编辑

未命名2.JPG
上图中EN和Clk是端口信号,信号之间是满足图中的这样的时序关系的,其中Clk是时钟
Gate_clk是上述两个信号相与后产生的时钟,在芯片内部
如果要用Clk信号来设置EN的input delay该如何设置了,是要设置为
(1) set_input_delay -t1 -max -clock CLK[get_ports EN](setup)?
(2)hold检查该如何设置了?
(3)还有就是上面的设置如何保证内部产生的Gate_clk的gating setup和hold?
发表于 2011-12-29 12:26:08 | 显示全部楼层
本帖最后由 陈涛 于 2011-12-29 12:27 编辑

假设EN就是由CLK(或者与CLK同步的时钟)产生的,不然的话,就没得约束了

不太肯定这么做行不行,你自己要试试,做些调整
set_input_delay t2 -max -clock_fall -clock CLK [get_ports EN]
set_input_delay t1 -min -clock  [get_ports EN]

要想完全保证内部的时序,最好的办法是用ICG
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