IC6151破解版32/64bit

esadtokat

数据输入最大相关值为
对于图9，T = 62.8，对于图10，T = 628'1'，最小
在半T处相关，证明了正弦的自然
波。

esadtokat

这证明了VHDL相关器的功能是
正确。

esadtokat

这种36滞后相关器的256个元件与之集成在一起
结构如图11所示，结构为36组
DSP模块，利用Vertex的24套DSP模块
Xilinx的芯片与每个相关器元件分开
作为全局DSP的中心化，用于256位数据输入
不同的阶段，比2的时钟周期快256倍
0.1
'1'
同步DSP块以从“data_in”信号中斩波数据
在2 n.1之内
，在每个阶段的时期，再次n是
阶段号码

esadtokat

这样的DSP结构数量减少了
设计中使用的DSP模块称为桶形移位器DSP
本文的结构。

esadtokat

用于36滞后相关器的VHDL代码程序结构
包括测试台程序的系统如图5所示。

esadtokat

输入到第一级的串行数据是5位宽
10 us时钟周期率。 数据分为“D <L odd”
当传递到下一阶段时，“D <L even”，即2
流水线输入数据的相邻数字（奇数和偶数）。
“D <L odd”和“D <L even”总结如下
阶段和馈送到该阶段的管道内衬8个寄存器。

esadtokat

因此，启用/禁用
每个阶段的信号应设计为通过的令牌信号
适当延迟到下一阶段。

esadtokat

当需要在光束末端停止相关器时
线路实验，避免产生统计噪声，一
挑战是如何阻止数据在管道中正常流动
没有刷新正在考虑的有用数据
计算在前一阶段。 因此，启用/禁用
每个阶段的信号应设计为通过的令牌信号
适当延迟到下一阶段。 图4显示了这种情况
机制。

esadtokat

当en_in时，启动auto的信号
相关性，设置为I，可以同时启用所有8个阶段
因为管道的所有寄存器都被锁存在0，这将是
不影响滞后的结果。

esadtokat

但是如果en_in设置为0，那么
意味着要停止，所有8个阶段都要按顺序禁用
方法使得每个阶段的管道中的所需数据是
一个接一个地完全倾倒。