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查看: 2094|回复: 8

[求助] FPGA中怎么实现clock gate

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发表于 2011-12-23 10:21:30 | 显示全部楼层 |阅读模式

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?直接写latch和and语句?
发表于 2011-12-23 11:04:40 | 显示全部楼层
在FPGA中一般都是gated data
发表于 2011-12-23 11:27:18 | 显示全部楼层
每种fpga情况不同吧
 楼主| 发表于 2011-12-23 14:07:35 | 显示全部楼层
回复 2# vongy
FPGA不比ASIC,clk tree不能自己随意搭,尝试着用latch和and搭clk gate在fpga中,但是综合之后出来FPGA上电跑就有一些问题,莫名其妙的,sim都OK
发表于 2011-12-23 14:16:00 | 显示全部楼层
global gated的可以。dynamic gated 一般都是转到gated data。
发表于 2011-12-23 15:00:31 | 显示全部楼层
FPGA中一般不建议用门控,还是用使能吧!
发表于 2011-12-26 11:19:28 | 显示全部楼层
应该有专门的时钟门控单元可例化使用的吧,这种单元不会被FPGA随意优化的,类似BUFG一类的。
发表于 2011-12-26 16:55:19 | 显示全部楼层
用FPGA工具生成,不要手写
发表于 2011-12-26 17:22:52 | 显示全部楼层
不建议门控是时钟,用使能,能更好的保证你的设计稳定性。
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