dc综合时的clock transition应该参考什么设定？[已解决]

abao123

回复 18# abao123

以GSMC工艺为例，在lib中为如下描述：
lu_table_template(delay_template7x7)
variable_1:input_net_transition;
variable_2:totale_output_net_capacitance;
在此描述中和clock的transition好像没有关系哦，能不能帮解释下？
另外，对于180nm如果设置clock transition，应该设置多少呢？

keelinx

回复  abao123

以GSMC工艺为例，在lib中为如下描述：
lu_table_template(delay_template7x7)
variabl ...
abao123 发表于 2012-3-7 09:52

                               
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   好像不是看这里吧？我觉得更像是这里：pin(Q) {
......
timing() {
related_pin:"CK";
.....
要看这个related_pin...

abao123

回复 23# keelinx

谢谢，弄明白了 。

Alicezw

回复 23# keelinx

请问一句，要是数模混合电路，而模拟部分没有timing信息，这个该怎么处理啊？
谢谢！

Tonyhai

回复 4# 陈涛


   原来这样。
   我们这边也是150ps，先前不知道为啥设这个值。

zjt412

回复 4# 陈涛

你好，请问set drive和set load应该按照什么要求来设置，谢谢谢谢！！！

n1991i

学习了，谢谢

lepetitprince

回复 4# 陈涛


"不过如果你的时钟特别慢时，再小一点也可以。“这个应该是”不过如果你的时钟特别慢时，再慢一点也可以。“吧，因为时钟周期大了，对信号质量要求不高，tansition可以大一些

jerry66666

路过学习了

522526tl

回复 29# lepetitprince

恩 有道理！