dc综合时的clock transition应该参考什么设定？[已解决]

keelinx · 发表于 2012-2-22 17:17:32

回复 10# lizhaohong520@
暂时按照min(1/10时钟周期，150ps) 来设置的。

lizhaohong520@ · 发表于 2012-2-22 17:31:11

回复 11# keelinx

既然是1/10 那个150ps是什么意思啊，假如我clk=250ns···难道不是25ns吗？

keelinx · 发表于 2012-2-23 10:33:28

回复 12# lizhaohong520@

min(1/10时钟周期，150ps) 的意思是取 1/10时钟周期和150ps中较小的那个值。

lizhaohong520@ · 发表于 2012-2-24 15:04:30

回复 13# keelinx

没仔细看前面那个min，呵呵呵呵呵，感谢啊！！！1

abao123 · 发表于 2012-2-24 15:23:38

那180nm时如何设置呢？
在DC综合时，clock transition的设置好像没有意义吧，因为综合时为理想时钟，完全可以在dc综合后生成的sdc文件中加入。
不知是否是这样？？？

masaka_xlw · 发表于 2012-2-24 16:15:28

回复 10# lizhaohong520@

keelinx · 发表于 2012-2-27 11:57:23

回复 15# abao123

我理解，计算寄存器clock->Q的delay，需要clock的transition和Q的load信息，然后对照查找表计算。而通常，transition的计算也是依据单元输入的transition和单元负载。
理想时钟的含义是，计算clock的transition时不依照时钟定义点的输入transition和clock的load来计算，而使用设定值，不设定，即是0。

所以，我理解，不管时钟是否是理想，寄存器delay的计算还是会用到clock transition，只不过，clcok transition的来源不同。

abao123 · 发表于 2012-2-27 13:52:58

回复 17# keelinx
谢谢！
不过我有点不同意见，在LUT的时候需要data path的transition和Q的load信息，而不是clock 的transition。所以在综合时设置set_clock_transition的时候是没有意义的。
不知理解错没有？

keelinx · 发表于 2012-3-5 15:06:24

回复 18# abao123

额，从library里面看是需要clock的transition....... D满足setup/hold即可，library中没有从D到Q的timing arc......
如果你的LUT中描述的是D到Q的timing，可以讨论讨论。

似水如烟 · 发表于 2012-3-6 22:14:40

学掉电

[求助] dc综合时的clock transition应该参考什么设定？[已解决]

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