dc综合时的clock transition应该参考什么设定？[已解决]

keelinx · 发表于 2011-12-7 16:45:00

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本帖最后由 keelinx 于 2012-2-27 12:00 编辑

RT，dc综合时的clock transition应该参考什么设定？有经验值么？谢谢！

icfbicfb · 发表于 2011-12-7 19:20:58

clock period的 1/10 左右，

xieqq · 发表于 2011-12-8 10:31:31

回复 2# icfbicfb

我曾经看到过一个帖子中说，
设库中max transition的60～70%左右，有道理吗？版主～

陈涛 · 发表于 2011-12-8 12:22:53

这个和工艺与设计有关，一般建议是
65nm时， min(1/10时钟周期，150ps)
90nm时，后面的数字为200ps，130nm更大一些

不过如果你的时钟特别慢时，再小一点也可以。

icfbicfb · 发表于 2011-12-8 16:25:44

有的是 data max trans的一半，

看.lib 吧，搞个大概的值就行了，主要是保证 clock、data 信号的完整性，

就是transition time 不要搞的太慢了

keelinx · 发表于 2011-12-19 17:26:39

多谢多谢！

kevin_nudt · 发表于 2011-12-20 16:22:54

这个和工艺与设计有关，一般建议是
65nm时， min(1/10时钟周期，150ps)
90nm时，后面的数字为200ps，130n ...
陈涛发表于 2011-12-8 12:22

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前段时间一直用siliconsmart建库，通过对lib的分析。个人觉得90nm一下都可以是10%，90nm以上可以在20%左右。

keelinx · 发表于 2011-12-21 15:33:01

这个和工艺与设计有关，一般建议是
65nm时， min(1/10时钟周期，150ps)
90nm时，后面的数字为200ps，130n ...
陈涛发表于 2011-12-8 12:22

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还有点不明白，为什么“时钟慢还可以设的小一点”？像慢速时钟（晶振输入这种），1/10时钟周期有几ns，按照min(1/10时钟周期，150ps)，应该设置在150ps左右是吧？

sample · 发表于 2011-12-22 21:36:39

XIE XIE

lizhaohong520@ · 发表于 2012-2-22 16:54:01

回复 8# keelinx

帅哥，到底是1/10，还是按照工艺要求呢？你搞明白没有呢？

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