分频器时序约束问题

longsimon · 发表于 2012-3-12 11:26:39

学习了

陈涛 · 发表于 2012-3-12 23:05:54

本帖最后由陈涛于 2012-3-12 23:07 编辑

请问在综合之前单元的例化名不知道，怎么使用内部的pin？
zhaowf 发表于 2012-3-11 23:56

登录/注册后可看大图

直接引用库里面的clk buf，直接定义instance name，再设置dont_touch

gubo1 · 发表于 2012-4-18 23:09:51

有一个非常简单的解决方法
在你1#贴的clk_div之后，加一个clock buffer，
create_generated_clock 从那个 ...
陈涛发表于 2011-12-7 15:24

登录/注册后可看大图

以前我在设计中用过这招，貌似不奏效哇？

lizhaohong520@ · 发表于 2012-5-21 11:19:05

回复 4# keelinx

楼主，我想知道，你分频器是怎么约束的？可以详细把每一句写给我吗？lizhaohong520@126.com我的邮箱，谢谢！
因为我遇到这个问题是我的分频clk_div进入和clk域的组合电路，组合电路它的delay是很大的（楼主你的呢？），导致reg1 setup time是无法满足（DC），不过CTS后··它会自动加一个buffer，这时候你再检查这个setup time是没有问题的！不过我想问一下你的clk_div扇出超过1000没有？因为我觉得可能是因为我的clk_net超过了1000才有这个组合电路很大的delay！我解决的方法是把它设置成ideal net。你有更好的办法吗？

lizhaohong520@ · 发表于 2012-5-25 11:58:10

回复 1# keelinx

楼主，你好，你分频器clk_div create_generaed_clock后必然存在一个ideal_network属性，你这个存在一个反馈回路
那么肯定ideal_network属性肯定会传播到reg1的D输入端，就是说你的reg1 D输入端也拥有这个ideal_network属性
我想问一下你··P&r的时候是在placement remove这个reg1 D的ideal_network属性吗？还是怎么处理？CTS后这个属性肯定是存在的
因为是只是reg1的D输入端。求解！！！！

AveryYoung · 发表于 2012-12-31 14:02:40

回复 12# 陈涛

1.陈版主，如果按照你的方法，在reg的Q端加上一个clkBuf之后定义divClk在Buf的输出端，那么divClk的起点就是Buf的输出端了。而实际的divClk的起点，应该是reg/Q.那么两个不同的时序起点会不会导致不同的data arrival time对timing的分析结果不同？

2.定义clkBuf后，clkBuf的输出是应该如何的，比如如下两个图，哪个图才是正确的buf插入点

clkBuf定义点1

clkBuf定义点2

3.pr的时候工具可能会优化掉这个clkBuf，因此我加上了dont touch属性，一直到pt结束都保留这个属性，是否合理？

甲醇CH3OH · 发表于 2012-12-31 16:36:39

2问中：定义点2是正确的
3问中：选择驱动能力合适的CLOCK BUFFER的话，是合理的

甲醇CH3OH · 发表于 2012-12-31 16:38:51

回复 15# lizhaohong520@

PR一般会自动移除net的ideal network属性的，因为真实的物理环境是不存在ideal network的

AveryYoung · 发表于 2012-12-31 19:00:43

回复 17# 甲醇CH3OH

你好，请问，如果采用加上clkBuf的方式，那么如下的分频技术系，应该在rtl级上如何加上这个clkBuf。
reg [4:0] count
always @ (posedge clk) begin
count <= count + 1'b1 ;
end

clk2 = count[0] ;
clk32 = count[4] ;

1.请问，我应该在rtl中加上clkBuf？我明白要例化一个clkBuf的inst。但是我不知道怎么样从rtl中确定这个inst的连接关系？是否应该是用综合后的netlist中去例化clkBuf。然后重新综合一遍？

　

陈涛 · 发表于 2013-1-3 08:42:48

回复 16# AveryYoung

1) 自己用report_timing看看报告就知道了
2) 2
3) 可以

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