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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 分频器时序约束问题
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楼主: keelinx

[求助] 分频器时序约束问题

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fangwang85
发表于 2022-11-16 11:25:44 | 显示全部楼层


陈涛 发表于 2011-12-7 15:24
有一个非常简单的解决方法
在你1#贴的clk_div之后，加一个clock buffer，
create_generated_clock 从那个cl ...


受教 谢谢了
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enjoy545352
发表于 2023-4-20 13:55:19 | 显示全部楼层
学习了谢谢
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xbuilder
发表于 2024-2-2 11:02:20 | 显示全部楼层
看看
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happylulu789
发表于 2024-2-26 11:49:10 | 显示全部楼层
学习了
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