分频器时序约束问题

SKILLER

回复 19# AveryYoung


    这个问题不错，不知道是不是应该在综合之后在加上这个buf？

rlatnrud0310

created_generated_clock (-edges {} or divide_by xx)

sunny_yangfeng

请问这个buffer是何时加？？？怎么加？？

tanghaihua

代码里加或综合后网表加均可，代码加的话综合时设置该buffer为dont touch

522526tl

回复 16# AveryYoung

你好 对于(2) 我想问一下 你是如何通过命令 来控制“定义点”的位置的呢

xudetong

学习了，谢谢

liemk

我是新手，跟大生门学习

tonyhard

学习了好方法。

你大爷的春天

rtl 和netlist 阶段，加buffer 的位置实际只是一条logic net ,是无法控制其位置的，clk 和genereater clk,l理论上是要check timing的，如果从功能上你觉得不需要，set_false_path -from [get_cell * -filter clock == clk] -to [get_cell * -filter clock == genereter_clk],或者通过 set_multicycle_path 让这两个时钟检查松一点就好了。

wenfangsibao

有些特殊case，clock path 和 data path 有共同路径或者汇聚点，用户最好在适当位置加一个guide buffer，并且在该 guide buffer input pin 上添加 exclude 属性，以使 clock path 和 data path 分开，tool 才会方便处理。