时钟分频电路的问题

gyl42 · 发表于 2011-12-6 19:55:36

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CLk1是1GHz频率，CLK2是根据CLK1 二分频得到500MHz，有什么分频电路可以使得CLK2和CLK1上升沿对齐。本来打算把PLL输出倍频下，去二分频和四分频得到CLK1和CLK2，上升沿也对齐了，不知道各位还有其它什么办法？

陈涛 · 发表于 2011-12-7 00:55:34

create_genrated_clock，让后端CTS给你对齐

icfbicfb · 发表于 2011-12-7 13:58:06

有道理

gyl42 · 发表于 2011-12-7 14:58:07

我这里时钟设计都不是采用CTS,是定制。希望通过逻辑来保证2个时钟边沿对齐。

icfbicfb · 发表于 2011-12-7 19:23:29

这个要逻辑设计了啊，

nicholas08 · 发表于 2011-12-7 19:49:49

flop QN连到D不是已经齐了么。。

gyl42 · 发表于 2011-12-7 19:54:34

flop Q输出的时钟和CK 差了C->Q的延迟

tempscu · 发表于 2011-12-7 20:53:37

积分积分

nicholas08 · 发表于 2011-12-7 21:49:40

回复 7# gyl42

如果clk to q delay也算的话，那没有单独的电路可以保证完全对齐．．就算后端ＣＴＳ调好了出来．．

实际芯片里上两个clk不可能完全一样，比如clock jitter在logic里的传播这类东西不可能避免的．．好点的pll可能几十个ps．如果是recovered clock那1,200个ps跑不掉．都赶上clk to q delay了．反正如果你的design需要两个沿完全对齐才能work的话，这样的design肯定有问题．

gyl42 · 发表于 2011-12-8 19:30:16

由于我们时序分析比较特殊,所以对时钟设计的要求也比较高。最后还是决定把PLL倍频输出来搞了。

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