时钟分频电路的问题

nicholas08 · 发表于 2011-12-8 19:45:57

就算pll出来。经routing以后，也不可能完全对齐沿。再说pll本身也有jitter.

gyl42 · 发表于 2011-12-8 19:53:49

但是分频出来的时钟和原时钟是同源的，应该不存在jitter的问题吧

nicholas08 · 发表于 2011-12-8 21:49:35

我的理解是你的PLL出两个clock.这两个clock绝对不可能完全align..这不是同源问题．．而是实际中总归有偏差和

edayz · 发表于 2013-7-14 10:10:28

个人理解：pll是基于两个clock的phase差，产生的clock，所以PLL出来的时钟不可能完全同步的

shaohaijun · 发表于 2015-10-28 19:03:22

额，我水平low，没有遇到过

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