在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 11799|回复: 16

[原创] 请教各位大侠:在pad bonding时,下面哪种版图的画法会减小对pad下面电路的影响

[复制链接]
发表于 2011-11-29 11:55:54 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 rfid_sh 于 2011-11-29 13:11 编辑

请教各位大侠:在pad bonding时,下面哪种版图的画法会减小对pad下面电路的影响(如果从应力等方面考虑):

1.JPG

第一种画法:pad直接接到pmos和nmos的漏端。poly1以上没有其他层次覆盖,没有metal的支撑,直接接top metal(metal4)
2.JPG

2_1.JPG


第二种画法:pad先接到“回”字形的metal3,然后通过metal3接到pmos和nmos的漏端。想用metal3来做支撑,但metal3跨过了poly1
3.JPG

3_1.JPG


第三种画法:pad先接到覆盖整个mos管区的metal3,然后通过metal3接到pmos和nmos的漏端。用大面积metal3支撑,但metal3完全覆盖了poly1
4.JPG

4_1.JPG
发表于 2011-11-29 13:15:23 | 显示全部楼层
用线连接到附近空的地方然后用不同的layer包围,再top metal---TEST PAD;不要直接在器件上
 楼主| 发表于 2011-11-29 13:28:15 | 显示全部楼层
回复 2# cxl666


谢谢你的指导啊!

但是,就是因为想减小芯片的面积,所以会做PAD on circuit。
发表于 2011-11-29 18:10:43 | 显示全部楼层
实测良率的,理论上,不同的机台、不同的封装形式、打不同的线,结果都不一样,这个只有要封装厂给你评估以及自己做量产测试。
 楼主| 发表于 2011-11-30 09:38:46 | 显示全部楼层
回复 4# tuohong


    谢谢指导啊!
发表于 2011-12-21 16:43:02 | 显示全部楼层
还是最好不要在PAD下放电路吧~感觉出事是概率问题。。
发表于 2011-12-21 17:31:06 | 显示全部楼层
第一点:你要考虑PAD下面要多加metal,这样应力比较好。
第二点:要是esd保护电路放在PAD下面,cont via 处理一定要小心,不然不均匀会挂掉
第三点:esd 放在PAD下面的出事概率是比较大的
 楼主| 发表于 2011-12-22 09:50:46 | 显示全部楼层
回复 7# miaoyue1999


    谢谢啦!
 楼主| 发表于 2011-12-22 09:58:38 | 显示全部楼层
回复 6# half_honey


    谢谢啦!
发表于 2011-12-23 15:46:40 | 显示全部楼层
pad只用一层金属,自身接触的可靠性就会差一些。电路周围最好再填充些金属吧。pad对电路的影响不仅是应力方面。跟电路功能有很大关系。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-8 15:07 , Processed in 0.026767 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表