陈版主请教如果约束interface timing

nicholas08

timing relationship

请问，如上图所示的analog和digital interface..请问该怎么设约束从而保证在P&R以后，我的data和clock仍旧保证一定的关系。不发生timing violation
多谢

icfbicfb

设个输入clock吧，对数字部分， set_input_delay/output_delay设严格些，

保证余量可以 check setup，hold timing，

模拟部分不太清楚怎么约束

nicholas08

回复 2# icfbicfb


   谢谢版主回复．现在analog里面不用管，就认为是从analog里面出来的clock和data是没有timing问题的．只要管从analog boundary到digital第一级flop之间的timing.
   我的想法是要在保证在CTS以后，clock到达第一级flop的时间和data到达第一级flop的时间仍旧维持一定的关系，比如data比clock早到300ps..这样的情况该怎么设置约束．．这个clock我已经设了．set_input_delay是设到data pin还是clock pin呢？set_input_delay具体是指什么样的delay? 这个具体的数值该怎么确定呢？

icfbicfb

问下： 你这个都是analog 到digital的 input么， digital 没有到analog的output是吧？

set_input_delay 是设在digital的input port上，指的是外面用了多少，里面就剩下 一个clock period - input delay，

clock 自然也是从input port进去的，

这个不管，你可以这样， report_timing -from [some_input_ports ]   -delay max/min ,
看看slack值是多少，  这样就知道 最后有没有 setup，hold violation了，
clock定义在port上，  
这个可以显示整个timingpath的路径， 你可以模拟analog部分的delay，
包括clock path

陈涛

如果你的设计可以从analog和digital之间切开，就是说暂时不把analog作为你设计的一部分的话，
解决方法就是icfb说的set_input_delay的问题

首先你要知道从analog出来的clock和data的时序关系，就是它们之间最坏时相差多少，最好时相差多少，这个就是set_input_delay -max和-min的数值，剩下的事情，APR可以帮你去做

如果analog一定要成为你设计的一部分，那么analog和digital之间的连接就不是design的port了，也就无法用set_input_delay来约束那里的时序了。这时你就需要一个包含有同样信息的analog lib文件。如何生成这个lib文件是件比较复杂的事情

icfbicfb

估计是ETM 吧， 或者ilm，

nicholas08

多谢两位版主的回复．
现在analog是当作一个blackbox．．在我top level netlist只定义了input, outputs.所以可以不用管．所以应该就是版主说的set_input_delay要算准就对可以了．但我现在的结构就是clk从analog出来以后会先进一个clock control的module,这个module里面也有DFF,这样的话，APR　tool也可以处理吗．在DC的时候我设时钟是设在clk control module的output上的．并不是设在source,PR的话应该会从source开始balance吧？



另外有个问题就是analog到digital之间的并不非得一个cycle 跑完．．也可以是multi-cycle path．．．这个情况的话，怎么设multicycle path?from应该是从哪里开始？是从analog的data output吗？

另外，如果是从digital 到analog的话，是不是也同样子设output　delay..这个值的话，是不是就是根据analog里面clk和data最差和最好的时相关系，从而再通过我想要这条path是个多少个cycle的path.这两个值一减得出来的啊？

谢谢

陈涛

1) clock要设在source上
2) multicycle不一定非要-from
3) analog里面clk和data最差和最好的时相关系就是你要的output_delay，如果要multicycle的话，再设定

nicholas08

版主你好．因为我们公司以前做项目的flow都是在DC的时候，clock都设在clk module的output上．因为source上的同一个clock在不同的mode下面会有不同的频率．．然后很多chip内部的很多module只工作在某一种频率下面．．所以通过clock module出来的clock都是只供给那个特定的module用．因为我现在source clock只有一个，但通过clock module出来的clock会有很多组．．．请问这样会有什么问题吗？我每个clock module的结构都是完全一样的，就是为了给APR  tools做CTS的时候能够比较容易的从source开始balance.

．只有在pt的时候，才会在source上设clock进行check..

陈涛

create_clock at source clock
create_generated_clock at output ports of clock module